sig_a 是 clka（300M）时钟域的一个单时钟脉冲信号（高电平持续一个时钟clka周期），请设计脉冲同步电路，将sig_a信号同步到时钟域 clkb（100M）中，产生sig_b单时钟脉冲信号（高电平持续一个时钟clkb周期）输出。请用 Verilog 代码描述。 clka时钟域脉冲之间的间隔很大，无需考虑脉冲间隔太小的问题。电路的接口如下图所示：

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sig_a 是 clka（300M）时钟域的一个单时钟脉冲信号（高电平持续一个时钟clka周期），请设计脉冲同步电路，将sig_a信号同步到时钟域 clkb（100M）中，产生sig_b单时钟脉冲信号（高电平持续一个时钟clkb周期）输出。请用 Verilog 代码描述。
clka时钟域脉冲之间的间隔很大，无需考虑脉冲间隔太小的问题。
电路的接口如下图所示：

`timescale 100ps/100ps

module pulse_detect(
   input                clka   ,
   input                clkb   ,
   input                rst_n       ,
   input               sig_a       ,

   output            sig_b
);
    reg sig;
   always @(posedge clka or negedge rst_n) begin
       if(!rst_n)
           sig <= 1’d0;
       else if(sig_a)
           sig <= ~sig;
       else
           sig <= sig;
   end
   reg [1:0] sig_r;
   always @(posedge clkb or negedge rst_n)begin
       if(!rst_n)
           sig_r <= 2’d0;
       else
           sig_r <= {sig_r[0],sig};
   end

   wire neg_sig;
   assign neg_sig = ~sig_r[1] && sig_r[0];
   assign sig_b = neg_sig?1:0;
endmodule

12:40

以上就是关于问题sig_a 是 clka（300M）时钟域的一个单时钟脉冲信号（高电平持续一个时钟clka周期），请设计脉冲同步电路，将sig_a信号同步到时钟域 clkb（100M）中，产生sig_b单时钟脉冲信号（高电平持续一个时钟clkb周期）输出。请用 Verilog 代码描述。
clka时钟域脉冲之间的间隔很大，无需考虑脉冲间隔太小的问题。
电路的接口如下图所示：的答案

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