输入5个4bit信号,根据sel的值选出对应的信号,对应关系为:0~a  1~b 2~c 3~d 4~e 其他~置零

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输入5个4bit信号,根据sel的值选出对应的信号,对应关系为:0~a  1~b 2~c 3~d 4~e 其他~置零

`timescale 1ns/1ns  module top_module(      input [3:0] a, b, c, d, e,      input [2:0] sel,     output reg [3:0] out );     always@(*) begin         case (sel)         0:  out = a;         1:  out = b;         2:  out = c;         3:  out = d;         4:  out = e;         default:  out = 4'h0;         endcase     end endmodule
知识点1:always过程语句块中描述组合电路,敏感事件列表必须写所有的信号,内部被赋值的信号必须声明为reg
知识点2:

26:56

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