创建实现 OR和NOR 的模块,NOR 门是输出反相的 OR 门。 c 是 nor输出,d是or输出

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创建实现 OR和NOR 的模块,NOR 门是输出反相的 OR 门。
c 是 nor输出,d是or输出

`timescale 1ns/1ns  module top_module(      input a,      input b,      output c,     output d);     assign d = a | b;     assign c = !a & !b; endmodule

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