构建一个具有一个3位输入in的信号[2:0]，将其分成三个独立的输出a b c(从2到0)
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构建一个具有一个3位输入in的信号[2:0]，将其分成三个独立的输出a b c(从2到0)
`timescale 1ns/1ns module top_module( input [2:0] in, output a, output b, output c ); assign a = in & 3'b1; assign b = in & 3'b10; assign c = in & 3'b100; endmodule
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