将6个输入信号串联转为四个信号输出，输入信号为[4:0] a[4:0] b[4:0]c [4:0]d [4:0]e [4:0]f,末尾增加一个宽度为两位的3 ，形成32位长度后，按照从前到后的顺序输出[7:0]w [7:0]x [7:0]y [7:0]z
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将6个输入信号串联转为四个信号输出，输入信号为[4:0] a[4:0] b[4:0]c [4:0]d [4:0]e [4:0]f,末尾增加一个宽度为两位的3，形成32位长度后，按照从前到后的顺序输出[7:0]w [7:0]x [7:0]y [7:0]z
`timescale 1ns/1ns module top_module( input [4:0] a, b, c, d, e, f, output [7:0] w, x, y, z ); reg [31:0] out = 0; reg [7:0] buff [0:3]; always @(*) begin out = {a,b,c,d,e,f,2'd3}; // buff = out; end assign {w, x, y, z} = out; // assign x = buff[2]; // assign y = buff[1]; // assign z = buff[0]; //wire [31:0] out; //assign out = a << 5 endmodule
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