用verilog实现：一个1bit输入a，一个1bit输出b，当a为x态时，b为1，否则为0。
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用verilog实现：一个1bit输入a，一个1bit输出b，当a为x态时，b为1，否则为0。
module x_to_1 (input a, output b); assign b = (a === 1’bx); endmodule
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