逻辑设计已经变得如此之复杂，即便是块之间的通信也必须分割成独立的实体。System Verilog使用接口为块之间的通信建模，接口可以看作一捆智能的连线。下面选项中，关于接口说法错误的是（）？
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逻辑设计已经变得如此之复杂，即便是块之间的通信也必须分割成独立的实体。System Verilog使用接口为块之间的通信建模，接口可以看作一捆智能的连线。下面选项中，关于接口说法错误的是（）？
使用接口时需要确保在你的模块和程序块之外声明接口变量。
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