编写一个模块，实现循环输出序列001011 。 模块的接口信号图如下： 要求使用Verilog HDL 实现，并编写testbench 验证模块的功能。
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编写一个模块，实现循环输出序列001011。
模块的接口信号图如下：
要求使用Verilog HDL实现，并编写testbench验证模块的功能。
移位寄存器多好
module sequence_generator(
input clk,
input rst_n,
output reg data
);
reg[5:0] data_reg;
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
data_reg <= 6’b001011;
else
data_reg <= {data_reg[4:0],data_reg[5]};
end
always @(posedge clk or negedge rst_n) begin
if(!rst_n)
data <= ‘b0;
else
data <= data_reg[5];
end
endmodule
06:50
以上就是关于问题 编写一个模块，实现循环输出序列001011 。 模块的接口信号图如下： 要求使用Verilog HDL 实现，并编写testbench 验证模块的功能。的答案
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