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以下SystemVerilog代码段描述了一个简单的4位并行加载移位寄存器，若复位信号rst为低，输入数据din为4’b1101且加载信号load为高，请问在时钟上升沿有效后，输出q的值是什么？ module ParallelLoadShiftRegister (     input wire clk,     input wire rst,     input wire load,     input wire [3:0] din,     output reg [3:0] q );     always_ff @(posedge clk or posedge rst) begin         if (rst)             q <= 4’b0000;         else if (load)             q <= din;         else             q <= {q[2:0], 1’b0};     end endmodule
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