如果a为2bit，a[0]和a[1]只要有一位是x态，b为1，再写一遍verilog。
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如果a为2bit，a[0]和a[1]只要有一位是x态，b为1，再写一遍verilog。
module or_x_to_1 (input [1:0] a,output b); assign b = ((a[1]==1’bX)||(a[0]==1’bX))? 1’b1:1;b0; endmodule
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