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qklbishe 设计一个时序电路,输入2 个无符号数, 位宽可以通过参数DATA_W 确定,输出这两个数的最小公倍数和最大公约数。 模块的接口信号图如下: 要求使用Verilog HDL 语言实现,并编写testbench 验证模块的功能。 要求使用Verilog HDL 语言实现,并编写testbench 验证模块的功能。
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