随着设计变得越来越大，要产生一个完整的激励集来测试设计的功能也变得越来越困难了。可以编写一个定向测试集来检查某些功能，但当一个项目的功能项成倍增加时，编写足够多的定向测试集就不可能了。解决方法是采用受约束的随机测试法自动产生测试集。请问，System Verilog中（）操作符允许产生随机权重分布？
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随机权重分布和权重分布是一个意思吗？
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