以下SystemVerilog代码段描述了一个8位移位寄存器，若输入数据din为8’b10101010，请问在撤销复位后的第一个时钟上升沿有效后，输出dout的值是什么？ module ShiftRegister ( input wire clk, input wire rst, input wire [7:0] din, output reg [7:0] dout ); always @(posedge clk or negedge rst) begin if (!rst) dout <= 8’b00000000; else dout <= {dout[6:0], din[7]}; end endmodule
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