以下SystemVerilog代码段描述了一个简单的计数器，若复位信号rst为低且使能信号en为高，请问在时钟上升沿有效后，输出count的值是什么？ module SimpleCounter ( input wire clk, input wire rst, input wire en, output reg [3:0] count ); always_ff @(posedge clk or posedge rst) begin if (rst) count <= 4’b0000; else if (en) count <= count + 1; end endmodule
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module SimpleCounter ( input wire clk, input wire rst, input wire en, output reg [3:0] count ); always_ff @(posedge clk or posedge rst) begin if (rst) count <= 4'b0000; else if (en) count <= count + 1; end endmodule
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