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module top(     input           clk,     input           rst_n,     input           data,     output          flag_101     ) parameter   S0 = 0,             S1 = 1,             S2 = 2,             S3 = 3; reg     [1:0]   state; always @(posedge clk or negedge rst_n)begin     if(rst_n == 1’b0)begin         state <= S0;     end     else begin         case(state)         S0:              if(data == 1)                 state <= S1;             else                  state <= S0;         S1:              if(data == 0)                 state <= S2;             else                  state <= S1;         S2:             if(data == 1)                 state <= S3;             else                  state <= S0;         S3:             if(data == 1)                 state <= S1;             else                  state <= S2;         default:                 state <=S0;                endcase     end end assign  flag_101 = (state == S3)? 1’b1: 1’b0; endmodule 根据上述设计代码，若输入data 为1010101 ，则会输出（）
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