请编写一个可变进制计数器模块，当mode 信号为0 ，计数器为8 进制计数器，当mode 信号为0 ，计数器为16 进制计数器。每次计数到0 ，给出指示信号zero 。在mode 切换时，将输出置为0 。 模块的接口信号图如下： 模块的时序图如下： 请使用Verilog HDL 实现以上功能，并编写testbench 验证模块的功能
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请编写一个可变进制计数器模块，当mode信号为0，计数器为8进制计数器，当mode信号为0，计数器为16进制计数器。每次计数到0，给出指示信号zero。在mode切换时，将输出置为0。
模块的接口信号图如下：
模块的时序图如下：
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