latch是如何产生的，如果在时序电路中会不会产生latch？
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latch是如何产生的，如果在时序电路中会不会产生latch？
首先latch是锁存器，产生在组合逻辑电路中。当RTL的逻辑代码编写不规范时，比如说 if 没有else case 没有default就会产生latch。如果一个电路既有组合逻辑又有时序逻辑，尽量避免产生latch。时序逻辑电路不会产生latch
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