分为逻辑设计和物理设计： 逻辑设计： 架构设计，主要包括对系统高层次的设计，频率、功耗、面积、功能； RTL设计，使用RTL完成对电路功能行为的抽象； 功能验证，输入测试向量，在功能上对RTL进行验证，对时序不做要求； 逻辑综合，使用常用工具DC，根据时序要求和RTL将电路映射到标准的网表上。主要分为三步，一是翻译，根据RTL将语言翻译成响应的功能块以及拓扑结构，不做任何优化；二是优化，根据所施加的时序和面积约束，按照一定的算法进行逻辑优化；三是映射，根据所施加的时序和面积约束，从目标工艺库中搜索出符合条件的标准单元进行映射，得到网表。 可测试性设计，例如插入扫描链，在寄存器端增加多路选择器，让用户可以通过扫描时钟和扫描使能信号控制寄存器，将寄存器都链接到一条链路上称为扫描链。进入触发器的值可以通过扫描使能信号控制，从而进行验证； 形式比对：比对网表和RTL，判断综合后是否改变其功能； 静态时序分析：根据时序和面积要求，对综合后的网表进行约束，检测是否满足时序条件； 物理设计： 布局布线，经过初步时序分析，设计的逻辑块以优化区域、长宽比、基本单元为目标进行布局，保证没有太多交互，防止布线拥堵。接着是插入时钟树，尽量均匀的分布时钟，减少始终偏斜。布线； 设计规则检查：遵守代工厂制造芯片的所有规则， 签名时序分析后最终生成GDSⅡ

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