编写一个4bit 乘法器模块，并例化该乘法器求解c=12*a+5*b ，其中输入信号a,b 为4bit 无符号数，c 为输出。注意请不要直接使用* 符号实现乘法功能。 模块的信号接口图如下：         要求使用Verilog HDL 语言实现以上功能，并编写testbench 验证模块的功能。

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编写一个4bit乘法器模块，并例化该乘法器求解c=12*a+5*b，其中输入信号a,b为4bit无符号数，c为输出。注意请不要直接使用*符号实现乘法功能。

模块的信号接口图如下：

    要求使用Verilog HDL语言实现以上功能，并编写testbench验证模块的功能。