System Verilog支持枚举类型，关于以下语句，说法错误的是： typedef enum {init,sta1=2,sta2} test_e; int a,b,c; initial begin a = init; b = sta1; c = sta2; end
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System Verilog支持枚举类型，关于以下语句，说法错误的是：
typedef enum {init,sta1=2,sta2} test_e;
int a,b,c;
initial begin
a = init;
b = sta1;
c = sta2;
end
int a,b,c;
initial begin
a = init;
b = sta1;
c = sta2;
end
b的值不是2吗？
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以上就是关于问题System Verilog支持枚举类型，关于以下语句，说法错误的是： typedef enum {init,sta1=2,sta2} test_e;
int a,b,c;
initial begin
a = init;
b = sta1;
c = sta2;
end的答案
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