Verilog和OOP都具有例化的概念，但是在细节方面却存在一些区别。下面的选项中关于Verilog和OOP中例化的概念说法错误的是（）？
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Verilog和OOP都具有例化的概念，但是在细节方面却存在一些区别。下面的选项中关于Verilog和OOP中例化的概念说法错误的是（）？
System Verilog中的例化是动态的。因为在System Verilog中，激励对象不断地被创建并用来驱动DUT，检查结果。最后这些对象所占用地内存可以被释放，供新的对象使用。
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