笔试面试 以下SystemVerilog代码段描述了一个简单的4位并行加载移位寄存器,若复位信号rst为低,输入数据din为4’b1101且加载信号load为高,请问在时钟上升沿有效后,输出q的值是什么? module ParallelLoadShiftRegister ( input wire clk, input wire rst, input wire load, input wire [3:0] din, output reg [3:0] q ); always_ff @(posedge clk or posedge rst) begin if (rst) q <= 4’b0000; else if (load) q <= din; else q <= {q[2:0], 1’b0}; end endmodule
笔试面试 以下SystemVerilog代码段描述了一个简单的状态机,若当前状态为S0且输入信号in为1,请问下一个状态是什么? module FSM ( input wire clk, input wire rst, input wire in, output reg [1:0] state ); typedef enum logic [1:0] { S0 = 2’b00, S1 = 2’b01, S2 = 2’b10 } state_t; state_t current_state, next_state; always_ff @(posedge clk or posedge rst) begin if (rst) current_state <= S0; else current_state <= next_state; end always_comb begin case (current_state) S0: next_state = in ? S1 : S0; S1: next_state = in ? S2 : S0; S2: next_state = in ? S0 : S1; default: next_state = S0; endcase end endmodule
笔试面试 以下Verilog代码段描述了一个简单的4位寄存器,若复位信号rst为低,输入数据din为4’b1101,请问在时钟上升沿有效后,输出dout的值是什么? module Register ( input wire clk, input wire rst, input wire [3:0] din, output reg [3:0] dout ); always @(posedge clk or posedge rst) begin if (rst) dout <= 4’b0000; else dout <= din; end endmodule
笔试面试 欢迎投递美团客服岗位,美团客服有如下排班模式,非正常班次均有特殊班次补贴,补贴标准待面试通过后详细沟通: *正常班:8点-22点;*早班:上班时间6点-8点;*晚班:下班时间22点-24点; *断班:8小时上班时间分为两个阶段,两个阶段之间间隔 3 小时以上; *小夜班:下班时间在 24点-凌晨3点;*大夜班:通常 20点/21点-次日8点/9点。 请结合你的实际情况,认真思考可以接受哪种客服?(可以多选)