笔试面试 以下SystemVerilog代码段描述了一个简单的4位乘法器,若输入a和b分别为4’b0011和4’b0101,请问输出product的值是什么? module Multiplier ( input wire [3:0] a, input wire [3:0] b, output wire [7:0] product ); assign product = a * b; endmodule
笔试面试 以下SystemVerilog代码段描述了一个简单的计数器,若复位信号rst为低且使能信号en为高,请问在时钟上升沿有效后,输出count的值是什么? module SimpleCounter ( input wire clk, input wire rst, input wire en, output reg [3:0] count ); always_ff @(posedge clk or posedge rst) begin if (rst) count <= 4’b0000; else if (en) count <= count + 1; end endmodule