笔试面试 以下Verilog代码段描述了一个简单的4位寄存器，若复位信号rst为低，输入数据din为4’b1101，请问在时钟上升沿有效后，输出dout的值是什么？ module Register ( input wire clk, input wire rst, input wire [3:0] din, output reg [3:0] dout ); always @(posedge clk or posedge rst) begin if (rst) dout <= 4’b0000; else dout <= din; end endmodule
![以下Verilog代码段描述了一个简单的4位寄存器，若复位信号rst为低，输入数据din为4’b1101，请问在时钟上升沿有效后，输出dout的值是什么？ module Register ( input wire clk, input wire rst, input wire [3:0] din, output reg [3:0] dout ); always @(posedge clk or posedge rst) begin if (rst) dout <= 4’b0000; else dout <= din; end endmodule](http://www.qklbishe.com/wp-content/themes/ripro/assets/images/thumb/1.jpg)
